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ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
HOSTDP A/C Timing- Host Read Cycle
Table 56 describes the HOSTDP A/C Host Read Cycle timing
requirements.
Table 56. Host Read Cycle Timing Requirements
ADSP-BF522/ADSP-BF524/
ADSP-BF526
V DDEXT
ADSP-BF523/ADSP-BF525/
ADSP-BF527
V DDEXT
V DDEXT
1.8V Nominal
2.5 V or 3.3V
Nominal
V DDEXT
1.8V Nominal
2.5 V or 3.3V
Nominal
Parameter
Min Max Min Max
Min Max Min Max
Unit
Timing Requirements
t SADRDL
HOST_ADDR and HOST_CE Setup
4
4
4
4
ns
before HOST_RD falling edge
t HADRDH
HOST_ADDR and HOST_CE Hold
2.5
2.5
2.5
2.5
ns
after HOST_RD rising edge
t RDWL
HOST_RD pulse width low
(ACK mode)
t DRDYRDL +
t RDYPRD +
t DRDYRDL +
t RDYPRD +
t DRDYRDL +
t RDYPRD +
t DRDYRDL +
t RDYPRD +
ns
t DRDHRDY
t DRDHRDY
t DRDHRDY
t DRDHRDY
t RDWL
HOST_RD pulse width low
(INT mode)
1.5 × t SCLK
+ 8.7
1.5 × t SCLK
+ 8.7
1.5 × t SCLK
+ 8.7
1.5 × t SCLK
+ 8.7
ns
t RDWH
HOST_RD pulse width high or time 2 × t SCLK
2 × t SCLK
2 × t SCLK
2 × t SCLK
ns
between HOST_RD rising edge and
HOST_W R falling edge
t DRDHRDY
HOST_RD rising edge delay after
2.0
2.0
0
0
ns
HOST_ACK rising edge (ACK mode)
Switching Characteristics
t SDATRDY
Data valid prior HOST_ACK rising
4.5
3.5
4.5
3.5
ns
edge (ACK mode)
t DRDYRDL
Host_AC K falling edge after
12.5
11.25
11.25
11.25
ns
HOST_CE (ACK mode)
t RDYPRD
HOST_ACK low pulse-width for
NM 1
NM 1
NM 1
NM 1
ns
Read access (ACK mode)
t DDARWH
t ACC
Data disable after HOST_RD
Data valid after HOST_RD falling
11.0
1.5 × t SCLK
9.0
1.5 × t SCLK
9.0
1.5 × t SCLK
9.0 ns
1.5 × t SCLK ns
edge (INT mode)
t HDARWH
Data hold after HOST_RD rising
1.0
1.0
1.0
1.0
ns
edge
1
NM (Not Measured) — This parameter is based on t SCLK . It is not measured because the number of SCLK cycles for which HOST_ACK is low depends on the Host DMA FIFO
status and is system design dependent.
Rev. D
|
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